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晶片行業正在努力在未來幾年內將 3D NAND 快閃記憶體的堆疊高度提高四倍，從 200 層增加到 800 層或更多，利用額外的容量將有助於滿足對各種型別記憶體的無休止需求。
這些額外的層將帶來新的可靠性問題和一系列增量可靠性挑戰，但近十年來，NAND 快閃記憶體行業一直在穩步增加堆疊高度。2015 年，宣佈推出首個使用矽通孔的 16 晶片堆疊。這實現了更高的頻寬、更低的延遲和更快的 I/O，同時也為堆疊其他型別的記憶體和邏輯晶片鋪平了道路。
“最初，NAND 是水平擴充套件的，” Lam Research蝕刻生產力和裝置情報副總裁 Tae Won Kim 表示。“但十多年前，製造商意識到橫向擴充套件本身並不具有成本效益，因此他們轉向了垂直擴充套件。”
堆疊晶片為顯著提高密度和加快資料訪問速度打開了大門。ACM Research 總經理 Mohan Bhan 表示：“3D NAND 的發展方向是 500 到 1,000 層。但實現這麼多層並非僅僅靠做更多我們一直在做的事情就能實現。”
主要的傳統處理問題與高縱橫比 (HAR) 蝕刻和沉積有關，以確保所有這些層中的字串一致且無空隙。由於多晶矽通道的總電阻增加，通道高度也對讀取電流構成挑戰。因此，一些開發人員正在轉向使用混合鍵合的雙晶圓解決方案，但這些改進只能到此為止。
Brewer Science業務發展經理 Daniel Soden 表示：“儘管尖端製造商始終致力於增加層數，但層的額外擴充套件/堆疊受到蝕刻預算和圖案化挑戰等因素的限制。”
但最快的方法（或許是唯一的方法）是串堆疊。
更多的位元
業界確實有辦法在不增加更多層的情況下增加記憶體容量。“NAND 製造商不僅可以垂直擴充套件，還可以橫向和邏輯擴充套件，”Lam 的 Kim 說。
邏輯縮放會增加單個快閃記憶體單元中儲存的位數，而橫向縮放會減小單元之間的間距。此外，研究人員正在嘗試將列一分為二，使單元總數增加一倍。各種想法都在發揮作用，但效果將是降低間距並在相同區域儲存更多資料。“縮放這種電荷陷阱架構的間距是提高裝置上的電容器密度的好方法，而無需進一步增加層數，”Brewer 的 Soden 說。
另一個容量提升涉及將更多資料打包到單個單元中。在一個單元中儲存多個位並不是一個新想法。各公司正在推出每單元兩位的多層單元 (MLC)、三層單元 (TLC) 和四層單元 (QLC)。開發人員現在正在接近每單元五層（五層單元或 PLC）。管理如此微小的電荷狀態差異（31 個級別加上空）的演算法可能會更復雜，糾錯也是如此，因此效能可能會受到影響。
目前，PLC 的實現方式以及陷阱氧化物的成分尚不明確，一些研究表明，浮柵可能成為更好的 PLC 單元。甚至有人在研究六級單元 (HLC)，每個單元儲存六位。然而，這仍在研究中。
SK 海力士有一種方法可以將儲存單元分成兩個三位元單元，總共六位元。七位元儲存單元已經在低溫下進行測試，以降低噪音並提高讀取保真度。
保持層均勻
堆疊 3D NAND 的基本優勢在於，只需一個光刻步驟即可獲得數百層，從而對所有層進行圖案化。缺點是鑽孔變得更加困難，尤其是當高縱橫比接近 100:1 時。
讓每層變薄似乎有利於增加層數，而不會使堆疊太高。“層厚度在 150 到 100 埃的範圍內，”Bhan 說。但字線層的變薄會使它們的電阻更大，從而損害效能。一些研究人員正在探索用電阻更低的釕或鉬代替鎢金屬。但對於產品開發來說，層厚度目前保持不變。
挑戰不僅僅在於蝕刻。在保持良好平面度的同時新增額外的層也更加困難。以前可以原諒的小錯誤現在會累積起來，在更高的堆疊頂部變得太大而無法忽略。
堆疊最初由交替的 SiO 2和 S 3 iN 4層組成，但氮化物最終將被移除並由柵極金屬代替。在每一代中，隨著堆疊的增長，重點仍然是保持各層儘可能均勻。可以容忍輕微的錯誤，但隨著堆疊的增長，這些錯誤往往會成倍增加，這意味著每一代都必須更加努力地提高平面度。
圖 1：3D NAND 堆疊的平面性和均勻性較差。
資料來源：ACM Research
在沉積過程中旋轉晶圓是 ACM Research 用來提高平面度的一項技術。隨著沉積的進行，該公司的裝置會定期抬起晶圓並將其旋轉 180°，就像足球隊每節改變方向一樣。“沉積過程中對晶圓旋轉的要求以及整個過程的均勻性將非常重要，”Bhan 說。
為此，旋轉卡盤將晶圓從壓板上抬起，將其轉動並放回原位。壓板被加熱，因此必須快速旋轉以保持晶圓溫度。但由於壓板是固定的，因此晶圓在沉積過程中無法連續（緩慢）轉動。“我們 [定期] 旋轉晶圓以確保沉積更均勻，”Bhan 解釋說。“我們已經取得了相當大的進展，將均勻度控制在 1% 以內。”
該公司還控制沉積壓力，以補償 Si 3 N 4中的拉應力和 SiO 2中的壓應力。
堆疊問題
隨著堆疊層數的增加，潛在問題也隨之增加。“堆疊高度越高，物理和熱應力就越大，這會給光刻和其他下游工藝帶來更多挑戰，”Brewer 公司的 Soden 指出。
這在蝕刻過程中尤為明顯。原本應該是筆直、均勻的柱狀物，卻可能因不同層上的橫向蝕刻速率不同、頂部和底部之間的臨界尺寸不同、蝕刻不完全，甚至柱狀物偏離中心而變形。
圖 2：隨著堆疊越來越高，蝕刻通道孔也會遇到越來越多的挑戰。資料來源：ACM Research
蝕刻工藝必須極其均勻，並且必須權衡利弊，以確保生產率不受影響。“如果我們真的想同時實現縱向和橫向微縮，我們不僅要提高蝕刻速率，還要改善輪廓控制，”Lam 的 Kim 說。
有效的蝕刻要求定義堆疊頂部圖案的硬掩模保持良好的保真度。“正在研究更強大的圖案轉移解決方案，例如更厚的硬掩模和更內在抗性的材料，”Soden 說。目前使用的主要材料稱為α碳（一種無定形碳），它非常堅硬。它透過化學氣相沉積 (CVD) 沉積而成。” Brewer Science 推出了一種它認為同樣有效的材料，但它可以旋轉，從而簡化了流程。
“這種 [α-碳] 的密度和硬度是其強項，可與鑽石媲美，並且非常適合蝕刻工藝，”Soden 說道。“用旋塗材料取代這種材料和工藝可以帶來額外的靈活性、更高的產量、更好的間隙填充和其他特性，這些特性可以惠及我們行業的各種裝置和領域。”
一旦蝕刻了柱子，就必須對其進行清潔和乾燥，這也變得更加困難。“一旦你完成了 HAR 蝕刻，讓柱子落到底部，就會有殘留物，”ACM Research 首席技術專家 Sally-Ann Henry 說道。“問題是，柱子的縱橫比非常深。我們的 [超聲波解決方案] 可以幫助將液體注入柱子，但如何將液體排出呢？你可能可以將水注入和排出，但乾燥是一個大問題。”
改進這些步驟的技術包括使用超聲波攪拌將清潔材料推入柱的每個角落，以及使用超臨界 CO 2在清潔後將其乾燥。CO 2的超臨界階段發生在高溫和高壓下，使材料具有氣體和液體的性質。為了輔助，異丙醇既可以幫助在清潔前穩定圖案，又可以幫助在清潔完成後沖洗腔室。
單晶通道
完全構建並填充後，每個陣列柱形成所謂的 Macaroni 結構：同心排列，外部由陷阱氧化物組成，然後是通道材料，中間是惰性填充氧化物。陷阱氧化物是每個單元的電荷儲存位置。通道成為位線或串，將電流一直傳送到位線觸點。填充部分的目的只是使通道變窄，從而改善柵極控制。
圖 3：3D NAND 的 Macaroni 結構。電荷儲存在陷阱氧化物中，通道形成位線。填充物的作用只是縮小通道以改善柵極控制。來源：Bryon Moyer/Semiconductor Engineering
通道本身通常是多晶矽，由於沿柱狀結構存在許多晶粒邊界，因此具有一定的電阻性。儘管對於當前幾代快閃記憶體來說，這種方法效果很好，但隨著堆疊越來越高，維持讀取電流直至接觸點變得越來越困難。出於這個原因，一些公司想出了生成單晶通道的方法。一種方法是從底部向上生長矽。另一種方法是從頂部結晶多晶矽。
應用材料公司指出，之前曾嘗試使用選擇性外延生長來建立單晶通道。但為了在加工過程中保護 CMOS 熱預算，生長溫度為 810°C，導致生長速度太慢，無法進行批次生產。該公司可以在 900 至 1,100°C 的溫度下實現超過 400nm/min 的生長速度。雖然這可能會給傳統的 3D NAND 加工帶來問題，但一項新提出的技術可以實現這一點——在不同的晶圓上構建儲存單元和邏輯並將它們混合鍵合在一起。
一種稱為 CMOS 下方（或下方）陣列（或 CBA/CUA）的配置將單元陣列放置在一個晶圓上，將其餘的 CMOS 電路放置在另一個晶圓上。兩者使用混合鍵合結合在一起。由於鍵合的面對面性質，陣列和階梯現在顛倒過來，並且接觸可以短得多，這本身就是一個好處。
圖 4：CMOS 陣列配置。單元結構構建在一個晶圓上，倒置，然後混合鍵合到包含 CMOS 電路的晶圓上，縮短連線並允許陣列晶圓採用更高溫度的工藝步驟。來源：Bryon Moyer/Semiconductor Engineering
但就外延生長而言，這允許陣列晶圓在高於 CMOS 所能承受的溫度下生長外延，從而提供一種製造單晶通道的方法。然而，由此產生的一個變化是，由於通道佔據了圓柱體的整個中部，填充氧化物消失了。這導致柵極控制減少，這是一個代價。改進的單晶通道效能需要產生更大的積極影響，才能使這種權衡值得。
雙晶圓技術的成本也高得多。但它是獨立於外延生長技術開發的，以便騰出陣列用於任何其他不利於 CMOS 的工藝。同樣數量的快閃記憶體晶片也需要兩倍的晶圓。這涉及到成本、晶圓需求和環境問題。
對於此應用，陣列載體晶圓中的矽不會被消耗。所有有用的層都沉積在該晶圓的頂部。將兩個晶圓粘合後，典型的方法是研磨或蝕刻掉載體晶圓，這會浪費矽並增加成本。目前正在努力研究哪種技術可以修復回收晶圓的表面，使其與新晶圓一樣有效。
自上而下的方法
建立這種通道的另一種方法不需要兩個晶圓。相反，通道中填充多晶矽，就像傳統做法一樣。然而，在退火之前，鎳矽化物會沉積在通道上。在退火過程中，該矽化物會從頂部向下浮動，沿途催化結晶。當它到達底部時，其上方的所有東西都是單晶。矽化物仍位於底部，但位線觸點位於頂部，因此不會造成問題（假設它保持在原位）。
圖 5：使用鎳矽化物結晶通道。退火過程中，材料沿通道向下遷移，沿途結晶多晶矽。來源：Bryon Moyer/半導體工程
堆疊並重復
最後增加層數可以在一定程度上扭轉處理越來越深的孔洞所取得的緩慢進展，無論是從物理上還是從地緣政治上。上面討論的改進有助於提高容量，但只能提高到一定程度。
“隨著層數達到 250 以上，這些解決方案可能已接近極限，”Soden 指出。“正在實施分步方法，將圖案和蝕刻處理分解為不同的模組，以減少極端 HAR 蝕刻，在層之間引入裸矽並透過通孔方法進行連線。”
有時也被稱為串堆疊，其理念是構建一組可管理的層，而不是試圖使該堆疊更高，只需將堆疊彼此複製，並在每層堆疊之間新增一層矽即可。結果可以組合更多層，而不會出現所有擴充套件的 HAR 問題。“這種解決方案是推動許多公司長期推進多達 1,000 層的原因，”Soden 說。
圖 6：串堆疊。每組層都獨立地經過正常過程。堆疊獨立的串可以實現更多層，而無需在一個步驟中處理整個堆疊。代價是需要多個步驟。來源：Bryon Moyer/Semiconductor Engineering
工程解決方案是，人們可以得到 1,000 層，而不必將它們一起處理。相反，人們可以處理 250 層，然後堆疊四個模組，中間插入矽層。代價是需要四個光刻步驟，而不是一個，但這可能是一個合適的權衡。似乎沒有人討論嘗試以老式的方式處理 1,000 層。
這並不像聽起來那麼簡單，因為第二層將放在第一層之上，而不是放在一塊平坦的晶圓上。第三層必須在第二層上積累的任何不規則之處上工作。很可能每一層都需要單獨的開發工作來確保足夠的平面度。
另一個挑戰是，每層中的串必須以某種方式連線起來才能形成一個長串。簡單的答案是在矽隔離層中放置一個通孔，但將每一層與前一層精確對齊並不明顯——尤其是因為矽層會阻擋下面的列的可見性。
從地緣政治角度來看，出口規則限制堆疊層數超過 128 層。因此，受這些限制的國家只需堆疊 128 層模組即可繞過這一限制。例如，如果長江儲存（該公司是首家推出串式堆疊產品的公司）要實現 1,000 層，它很可能會使用 10 個 100 層的堆疊來實現這一目標。
解決這一問題需要幾年時間
NAND 快閃記憶體改進涉及許多活動部件。改進 HAR 處理的努力將繼續，但這並不是最大的收穫。理論上，PLC 技術可立即提高 25% 的容量。單元架構的改變和間距的減小可以帶來更多幫助。
最大的變化是轉向雙晶圓解決方案和堆疊串的重大架構轉變。它們可以與其他容量提升一起出現。採用這兩種技術的產品目前都有，儘管不是 1,000 層。降低 CBA 成本是實現普及的必要條件，而且需要努力擴充套件堆疊層的數量。
目前主流配置究竟是什麼樣子還不清楚，但無論如何，更大容量的 NAND 快閃記憶體晶片將滿足業界對於儲存的無盡需求。
https://semiengineering.com/nand-flash-targets-1000-layers/
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