IT之家 11 月 24 日訊息，世界最大的晶圓代工廠臺積電（TSMC）本週在歐洲開放創新平臺（OIP）論壇上宣佈，電子設計自動化（EDA）工具和第三方 IP 模組已為臺積電效能增強型的 N2P 和 N2X 製程技術（2 奈米級）做好準備。這意味著各種晶片設計廠商現在可以基於臺積電第二代 2nm 級生產節點開發晶片，從而利用 GAA 電晶體架構和低電阻電容器的優勢。
目前，Cadence 和 Synopsys 的所有主要工具以及 Siemens EDA 和 Ansys 的模擬和電遷移工具，都已為臺積電的 N2P 製造工藝做好準備。這些程式已經透過 N2P 工藝開發套件（PDK）版本 0.9 的認證，由於該工藝預計將於 2026 年下半年投入大規模生產，因此該版本 PDK 被認為足夠成熟。
此外，第三方 IP，包括標準單元、GPIO、SRAM 編譯器、ROM 編譯器、記憶體介面、SerDes 和 UCIe 產品，現在可以從各種供應商以預矽設計套件的形式獲得，這些供應商包括臺積電本身、Alphawave、ABI、Cadence、Synopsys、M31 和 Silicon Creations。
據IT之家瞭解，臺積電 N2 系列工藝技術相較於其前代的主要增強之處在於奈米片全柵極（GAA）電晶體和超高效能金屬-絕緣體-金屬（SHPMIM）電容。奈米片 GAA 電晶體的優勢是可以透過調整通道寬度來定製高效能或低洩漏操作，SHPMIM 電容則可以增強電源穩定性並促進片上解耦。據臺積電稱，SHPMIM 電容的容量密度是其前代的兩倍以上，同時還將 Rs 片狀電阻（歐姆 / 平方）降低了 50%，而 Rc 通孔電阻也降低了 50%。
與第一代 N2 工藝相比，N2P 會有額外的改進：功耗降低 5%-10%（在相同頻率和電晶體數量下）或效能提高 5%-10%（在相同功耗和電晶體數量下）。而 N2X 會擁有比 N2 和 N2P 更高的 FMAX 電壓，能夠為資料中心 CPU、GPU 和專用 ASIC 提供更好的效能。在 IP 層面，N2P 和 N2X 相容，因此打算使用 N2X 的公司無需重新開發為 N2P 設計的任何東西。
去年，臺積電在歐洲 OIP 論壇上表示，其 N2 工藝技術的生態系統正在發展，EDA 工具和一些第三方 IP 已經通過了該合同晶片製造商的認證。在今年的 OIP 活動上，臺積電宣佈，主要供應商的所有 EDA 程式不僅通過了初代 N2 的認證，而且也通過了其改進版本 N2P 的認證，這是一個重要的里程碑。
雖然臺積電的密切合作夥伴（擁有早期 PDK 和預生產 EDA 工具的合作伙伴）已經設計了使用臺積電 N2 系列工藝技術（2nm 級）製造的處理器（如蘋果），但資源有限的小型晶片設計公司不得不等待臺積電及其合作伙伴開發相容的 EDA 程式和 IP 模組。現在這些用於 N2P 的工具已經以 0.9v PDK 形式提供，這表明 N2P 正按計劃進行。
